• A.HDL階段

• B.EDA階段

• C.CPLD階段

• D.FPGA階段

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• A.ISE simulator

• B.XST

• C.FPGA Editor

• D. iMPACT

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• A.7’b1010110

• B.8’b10101110

• C.9’b110101110

• D.9’b111101110

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• A.知識(shí)產(chǎn)權(quán)

• B.互聯(lián)網(wǎng)協(xié)議

• C.網(wǎng)絡(luò)地址

• D.連接目的地址

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• A.可嵌入

• B.可移植

• C.可通用

• D.可配置

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• A.PAL

• B. GAL

• C.FPGA

• D. CPLD

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• A.基于E2PROM或Flash技術(shù)的CPLD的在系統(tǒng)下載稱(chēng)為配置

• B.基于SRAM查找表結(jié)構(gòu)的FPGA的在系統(tǒng)下載稱(chēng)為編程

• C.可編程邏輯器件的配置方式分為主動(dòng)配置和從動(dòng)配置兩類(lèi)

• D.在從動(dòng)配置方式下，是由可編程器件引導(dǎo)配置過(guò)程

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• A.綜合就是將用HDL語(yǔ)言描述的寄存器傳輸級(jí)電路育轉(zhuǎn)化成門(mén)級(jí)網(wǎng)表的過(guò)程

• B.綜合是純軟件的轉(zhuǎn)換過(guò)程，與器件硬件結(jié)構(gòu)無(wú)關(guān)

• C.綜合的目的是將多個(gè)模塊化設(shè)計(jì)文件合并為一個(gè)網(wǎng)表文件，并使層次設(shè)計(jì)平面化

• D.為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱(chēng)為綜合約束

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• A.為得到實(shí)際可用的系統(tǒng)設(shè)計(jì)，應(yīng)該在FPGA布局布線(xiàn)前，根據(jù)相關(guān)的硬件電路板的要求進(jìn)行FPGA芯片的引腳鎖定

• B.在應(yīng)用ISE Foundation進(jìn)行設(shè)計(jì)的過(guò)程中，只能使用其內(nèi)的1具XST進(jìn)行綜合

• C.ISE Foundation支持采用原理圖的方式進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)與輸入

• D.在應(yīng)用ISE Foundation環(huán)境開(kāi)始設(shè)計(jì)之前，需要先為該設(shè)計(jì)任務(wù)建立一個(gè)工程項(xiàng)目

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• A.通過(guò)系統(tǒng)仿真，可以得知所設(shè)計(jì)系統(tǒng)在功能、延時(shí)等方面是否滿(mǎn)足設(shè)計(jì)要求，并為系統(tǒng)的修改、優(yōu)化提供依據(jù)

• B.時(shí)序仿真是對(duì)綜合后的網(wǎng)表進(jìn)行的仿真，只驗(yàn)證設(shè)計(jì)塊的基本邏輯功能

• C.功能仿真需要利用FPGA芯片布局布線(xiàn)后的信息

• D.Modelsim不支持YIDL和Verilog HDL 的混合仿真

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• A.存儲(chǔ)器

• B.嵌入式微處理器

• C.嵌入式微控制器

• D.嵌入式數(shù)字信號(hào)處理器

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• A.定制嵌入模式

• B.總線(xiàn)模式

• C.寄存器模式

• D.編譯模式

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