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1、[主觀題]【編程題】已知狀態(tài)機狀態(tài)圖和狀態(tài)機結(jié)構(gòu)圖如題 31圖所示
根據(jù)如題 31圖所示的狀態(tài)機狀態(tài)圖和結(jié)構(gòu)圖，編程實現(xiàn)分別由主控組合和主控時序always 組成的 Verilog HDL, 有限狀態(tài)機的程序描述。
2、[主觀題]【簡答題】簡述 FPGA和CPLD 在邏輯單元結(jié)構(gòu)上的特點和差異。
3、[主觀題]【簡答題】簡述現(xiàn)代數(shù)字系統(tǒng)設(shè)計流程。
4、[判斷題]IP 核除提供形式上可以分為硬核、軟核和通用IP核。
5、[判斷題]ChipScope 是基于JTAG邊界掃描測試方法的在線邏輯綜合工具。
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