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1、[主觀題]【編程題】已知狀態(tài)機狀態(tài)圖和狀態(tài)機結(jié)構(gòu)圖如題 31圖所示
根據(jù)如題 31圖所示的狀態(tài)機狀態(tài)圖和結(jié)構(gòu)圖，編程實現(xiàn)分別由主控組合和主控時序always 組成的 Verilog HDL, 有限狀態(tài)機的程序描述。
2、[判斷題]IP 核除提供形式上可以分為硬核、軟核和通用IP核。
3、[主觀題]【簡答題】PLD 器件按照編程元件的不同，可以分為哪幾類編程方式?哪一種編程方式當PLD 器件掉電后配置數(shù)據(jù)會丟失?
4、[主觀題]【簡答題】簡述 FPGA和CPLD 在邏輯單元結(jié)構(gòu)上的特點和差異。
5、[名詞解釋]SOC
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