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1、[主觀題]【編程題】已知狀態(tài)機(jī)狀態(tài)圖和狀態(tài)機(jī)結(jié)構(gòu)圖如題 31圖所示
根據(jù)如題 31圖所示的狀態(tài)機(jī)狀態(tài)圖和結(jié)構(gòu)圖，編程實現(xiàn)分別由主控組合和主控時序always 組成的 Verilog HDL, 有限狀態(tài)機(jī)的程序描述。
2、[判斷題]ISE Foundation 集成了輸入、綜合、實現(xiàn)、驗證和配骨五大功能的一套完整的 FPGA 設(shè)
計工具。
3、[主觀題]【編程題】使用 Verilog HDL描述語言設(shè)計一數(shù)據(jù)選擇器 MUX，其系統(tǒng)模塊圖和功能表如題 30圖所示。
4、[主觀題]【簡答題】簡述兩類有限狀態(tài)機(jī) Mealy 狀態(tài)機(jī)和 Moore 狀態(tài)機(jī)的特點。
5、[判斷題]IP 核除提供形式上可以分為硬核、軟核和通用IP核。
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